很久以來就想寫些高速方面的東西,但想了想,自己一家之言,難免觀點片面,以偏概全,所以寫成討論貼的形式,讓對高速設(shè)計都有經(jīng)驗的朋友都來參與討論,把自己的見解都說出來,如此百花爭鳴,就不會有失偏頗,而且無論是對我還是對各位網(wǎng)友都是一個難得的學(xué)習(xí)機會。
?* `- U; S. J 以前我一直都認為不要太注重工具,應(yīng)該把焦點放在所需要解決的問題上,再借助工具來找到解決問題的方法,但有不少網(wǎng)友卻說得某些工具有多神奇,擁有后就萬事無憂了,這對初學(xué)高速的朋友實在是誤導(dǎo),在論壇里我也見過自稱用了某高檔工具x年的網(wǎng)友最后發(fā)貼詢問傳輸線阻抗的定義,也有自稱精通某高檔工具拿7xxx元高薪的網(wǎng)友答不出信號質(zhì)量的基本要求,我只想說,如果是為了用某強大功能來達到省事,輕松的目的,那你不過在偷懶,當(dāng)然這無可厚非,但我認為無論用什么工具都應(yīng)該以更好的設(shè)計質(zhì)量作為目標。
/ o1 j7 _0 \, Q6 T$ j) t" M 因為太多人都聽過別人講過cadence的allegro和specctraquest有多好,那么今天就以它作為剖析對象展開討論,但不是討論軟件的使用方法,而是分析工具在設(shè)計過程中的方法和特點,來了解它在設(shè)計過程中控制了什么對設(shè)計質(zhì)量有影響因素,這樣我們就能對高速電路的設(shè)計要求有一個完整的了解,但參與討論的網(wǎng)友需要了解一些信號完整性的基本定義,例如信號反射,過沖,非單調(diào)性,串?dāng)_,最好能了解它們在實際要求中的容限和標準. 在國外高速電路設(shè)計是需要保證整個方案的物理實現(xiàn),所以高速方面的可行性分析是貫穿整個設(shè)計過程的,其中包括芯片的選用,前端原理圖設(shè)計和驗證,后端板級設(shè)計和驗證;國內(nèi)高速設(shè)計的概念剛起步,要求比國外低,重視的程度也低,大多數(shù)從事這一工作的朋友做的應(yīng)該都是后端板級設(shè)計,好一點的就連前端原理圖一起做;所以討論從板級設(shè)計開始。現(xiàn)在不少工具用的設(shè)計流程都是: ok?
7 B& C. w5 k0 R6 N! h* P# C! Kplacement--->pre layout simulation---->route all net--->post layout simulation% ?2 w4 h7 \7 V+ p, y* Y
布局 預(yù)布線仿真 | 完成走線 后布線仿真& i# c, x2 F- ~/ u
| |no8 _) t; V% m! U& M, r
|<-____________________________| 在specctraquest中也是:布局,仿真,改變布局,再仿真,一直到仿真結(jié)果符合要求才開始布線。很明顯,布局很重要,相對預(yù)前布線仿真來說,后布線仿真如果是在布線后發(fā)現(xiàn)問題的話,已經(jīng)是遲了,那么最重要的是預(yù)布線仿真,預(yù)布線仿真決定了布局,布局里有什么樣的因素,能影響整塊板的性能?我們可以再回到剛才在specctraquest環(huán)境下的反復(fù)布局和仿真結(jié)果,不難發(fā)現(xiàn),芯片離得越近,分析報告里違反過沖規(guī)則設(shè)置的就越少,芯片的距離決定了線長,這說明了過沖和長度有關(guān)。多層pcb上有完全平面層相鄰的走線都可以看作是阻抗恒定并受控的傳輸線,微觀上是由無數(shù)個微分電感串聯(lián)和無數(shù)個微分電容對地并聯(lián),信號的上升沿可以分解為一個基波和一列頻率各不相同的諧波,在流經(jīng)這些電感和電容時由于頻率不同,每個諧波的相位移動都不一樣,振幅上有的地方加強有的地方減弱,結(jié)果就形成了信號上升到電平穩(wěn)定之間這一段震蕩,這就是過沖和振鈴,線長度加長意味著串聯(lián)電感和并聯(lián)電容增加,過沖也會隨之增強。3 K4 i4 k) E& O6 b5 o8 }: V
過沖僅僅跟長度有關(guān)么?當(dāng)我們有部分網(wǎng)絡(luò)連接了多個芯片,而且這幾個芯片由于某些限制只能在一個較小的區(qū)域里放置,這樣我們可以發(fā)現(xiàn)改變芯片位置時,由于芯片基本上都很近了,網(wǎng)絡(luò)連接長度基本上變化都不大,但仿真結(jié)果相差卻很大,出現(xiàn)過完全合格,也出現(xiàn)過大部分負載在過沖上違反規(guī)則設(shè)置,這很能說明影響過沖噪聲的不僅僅是長度,經(jīng)過多次嘗試,可以發(fā)現(xiàn)產(chǎn)生主要影響的是各個芯片的連接順序,不同的連接順序時負載產(chǎn)生的噪聲和對相鄰負載的影響都不盡相同,在我所舉的這個例子里,最理想的是單線遠端分叉的星形連接順序,圖形如下: /負載 (注:這只是我的例子里
1 w1 b( R7 l; Y9 ` / 的情況,如果是特殊- c/ E1 ^$ Y- t' H* ?7 Q
驅(qū)動引腳--------|----負載 的驅(qū)動器類型,例如* A" @$ k1 W1 C
\ ECL的,就必須用菊花 v1 H, L2 J( Y0 ]9 n; b s4 i: m
\負載 鏈式連接,不同情況3 V% _$ k9 J% L X, k* r
要區(qū)別對待). p5 r" _$ C: t9 ^# _$ C3 e
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再有的一個因素就是電源,對于電源平面的分割我無法用工具來舉出例子,但電源的影響要大于上述兩點,甚至?xí)䴖Q定整塊板的成功與否。我所理解的影響電源的因素有兩個,一個是電源內(nèi)阻,一個是電源信號回流路徑。電源內(nèi)阻并非普通意義上所指的電阻,我們平時所見到的導(dǎo)體由于多用在低頻的場合,所以一般只注意到其電阻效應(yīng),電感跟電阻差不多,在導(dǎo)體里有無數(shù)個微分電感串聯(lián)和并聯(lián),導(dǎo)體面積增大時等于并聯(lián)的微分電感增多,總電感量減少,當(dāng)導(dǎo)體的長度增大時等于串聯(lián)的微分電感增多,總電感量增加;在低頻率時電感的效應(yīng)不明顯,頻率逐漸增加時,電感對隨頻率變化的電流的阻礙作用也跟著增加,這樣我們可以想象一下,在芯片急劇動作時,電源瞬間變化的電流差很大,那么在供電路徑上的電感會呈現(xiàn)一個較大的阻抗,勢必會耗費部分電壓在這上面,這將意味著芯片將得不到足夠的供電電壓,信號的擺幅也會跟著跌低,這樣信號擺幅就會受到電源的調(diào)制而有可能無法保證一個有效的脈沖方波,對電路的危害是自不必言的,其實這也就是高速電路里所說的地彈,為了盡量避免地彈,保證每個芯片的耗電引腳都有濾波電容,并盡量降低電源內(nèi)阻,具體做法是電源平面盡量保持完整,達到電感最小,電源層和地層相鄰放置,得到更大的對地電容,如此可以進一步降低電源內(nèi)阻,抑制和屏蔽電源路徑上的噪聲。! t( M- ` O" Y1 x4 p/ X
對于信號回流路徑,我想引用網(wǎng)友阿Ming在他的原創(chuàng)《高速PCB設(shè)計的疊層問題》里的敘述更為清楚:“如果我們將PCB的微帶線作為一個傳輸線模型來看,那么地平面也可看作是傳輸線的一部分,這里可用‘回路’的概念來代替‘地’的概念,地鋪銅層其實是信號線的回流通路。電源層和地層通過大量的去耦電容相連,在交流情況下,電源層和地層可以看成是等價的。在低頻和在高頻下的電流回路有什么不同呢?在低頻下,電流是沿著電阻最小的路徑流回,而在高頻情況下,電流是沿著電感最小的路徑流回的,也是阻抗最小的路徑,表現(xiàn)為回路電流集中分布在信號走線的正下方。
( e# e3 U" [+ y4 u! H2 t 高頻下,當(dāng)一條導(dǎo)線直接在接地層上布置時,即使存在更短的回路,回路電流也要直接從始發(fā)信號路徑下的布線層流回信號源,這條路經(jīng)具有最小阻抗,即電感最小和電容最大。這種靠大電容來耦合電場,靠小電感耦合抑制磁場來維持低電抗的方法稱為自屏蔽。” 到此,我們總結(jié)出3個與布局相關(guān)的因素以及它們的相關(guān)影響,圖示如下: |———布線長度——過沖9 P- t6 W! {0 `: b( _( Z
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# O6 r8 I J4 G X/ S; J | |——過沖4 z7 } o' s1 L& k6 c5 V
布局----|———布線拓撲連接順序---|1 y) n$ q# E7 j h+ J
| |——非單調(diào)性2 E+ D4 {8 _9 n) ^0 z N$ p$ U6 z
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- V; C% ^1 S: v% z, T# w) F+ q; S) X | |——地彈3 h7 a* w. r0 s( L. O* f
|———電源分割——|
7 @+ w9 Z; j4 G/ h& `) z# } |——信號回流路徑 高速板級設(shè)計中布局的一個基本框架就比較清晰了,但相關(guān)說明和敘述都不太具體,例如過沖不僅僅和線長有關(guān),和芯片的長線驅(qū)動能力和噪聲容限都密切相關(guān),以及不同的拓撲連接的影響,這些更進一步的細化的討論將留給網(wǎng)友們來完善和補充,歡迎大家都來參與。
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