剖析與控計高速PCB設計工具

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很久以來就想寫些高速方面的東西，但想了想，自己一家之言，難免觀點片面，以偏概全，所以寫成討論貼的形式，讓對高速設計都有經驗的朋友都來參與討論，把自己的見解都說出來，如此百花爭鳴，就不會有失偏頗，而且無論是對我還是對各位網友都是一個難得的學習機會。
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以前我一直都認為不要太注重工具，應該把焦點放在所需要解決的問題上，再借助工具來找到解決問題的方法，但有不少網友卻說得某些工具有多神奇，擁有后就萬事無憂了，這對初學高速的朋友實在是誤導，在論壇里我也見過自稱用了某高檔工具x年的網友最后發貼詢問傳輸線阻抗的定義，也有自稱精通某高檔工具拿7xxx元高薪的網友答不出信號質量的基本要求，我只想說，如果是為了用某強大功能來達到省事，輕松的目的，那你不過在偷懶，當然這無可厚非，但我認為無論用什么工具都應該以更好的設計質量作為目標。

因為太多人都聽過別人講過cadence的allegro和specctraquest有多好，那么今天就以它作為剖析對象展開討論，但不是討論軟件的使用方法，而是分析工具在設計過程中的方法和特點，來了解它在設計過程中控制了什么對設計質量有影響因素，這樣我們就能對高速電路的設計要求有一個完整的了解，但參與討論的網友需要了解一些信號完整性的基本定義，例如信號反射，過沖，非單調性，串擾，最好能了解它們在實際要求中的容限和標準.

在國外高速電路設計是需要保證整個方案的物理實現，所以高速方面的可行性分析是貫穿整個設計過程的，其中包括芯片的選用，前端原理圖設計和驗證，后端板級設計和驗證；國內高速設計的概念剛起步，要求比國外低，重視的程度也低，大多數從事這一工作的朋友做的應該都是后端板級設計，好一點的就連前端原理圖一起做；所以討論從板級設計開始�，F在不少工具用的設計流程都是：

                                   ok?
" Q$ t/ K( w& m8 j) t  ]placement--->pre layout simulation---->route all net--->post layout simulation
6 B2 ?9 k3 H' x7 ^2 `/ c6 o   布局         預布線仿真       |      完成走線         后布線仿真
   |                              |no
   |<-____________________________|

在specctraquest中也是：布局，仿真，改變布局，再仿真，一直到仿真結果符合要求才開始布線。很明顯，布局很重要，相對預前布線仿真來說，后布線仿真如果是在布線后發現問題的話，已經是遲了，那么最重要的是預布線仿真，預布線仿真決定了布局，布局里有什么樣的因素，能影響整塊板的性能？我們可以再回到剛才在specctraquest環境下的反復布局和仿真結果，不難發現，芯片離得越近，分析報告里違反過沖規則設置的就越少，芯片的距離決定了線長，這說明了過沖和長度有關。多層pcb上有完全平面層相鄰的走線都可以看作是阻抗恒定并受控的傳輸線，微觀上是由無數個微分電感串聯和無數個微分電容對地并聯，信號的上升沿可以分解為一個基波和一列頻率各不相同的諧波，在流經這些電感和電容時由于頻率不同，每個諧波的相位移動都不一樣，振幅上有的地方加強有的地方減弱，結果就形成了信號上升到電平穩定之間這一段震蕩，這就是過沖和振鈴，線長度加長意味著串聯電感和并聯電容增加，過沖也會隨之增強。
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過沖僅僅跟長度有關么？當我們有部分網絡連接了多個芯片，而且這幾個芯片由于某些限制只能在一個較小的區域里放置，這樣我們可以發現改變芯片位置時，由于芯片基本上都很近了，網絡連接長度基本上變化都不大，但仿真結果相差卻很大，出現過完全合格，也出現過大部分負載在過沖上違反規則設置，這很能說明影響過沖噪聲的不僅僅是長度，經過多次嘗試，可以發現產生主要影響的是各個芯片的連接順序，不同的連接順序時負載產生的噪聲和對相鄰負載的影響都不盡相同，在我所舉的這個例子里，最理想的是單線遠端分叉的星形連接順序，圖形如下：

                  /負載                    （注：這只是我的例子里
                 /                              的情況，如果是特殊
0 z- a/ U, o- Q% L( q3 ~! s* U4 x驅動引腳--------|----負載                        的驅動器類型，例如
5 e8 d0 B* E. ]  c+ T                 \                               ECL的，就必須用菊花
                   \負載                         鏈式連接，不同情況
                                                 要區別對待）
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5 K, f. P  g. a再有的一個因素就是電源，對于電源平面的分割我無法用工具來舉出例子，但電源的影響要大于上述兩點，甚至會決定整塊板的成功與否。我所理解的影響電源的因素有兩個，一個是電源內阻，一個是電源信號回流路徑。電源內阻并非普通意義上所指的電阻，我們平時所見到的導體由于多用在低頻的場合，所以一般只注意到其電阻效應，電感跟電阻差不多，在導體里有無數個微分電感串聯和并聯，導體面積增大時等于并聯的微分電感增多，總電感量減少，當導體的長度增大時等于串聯的微分電感增多，總電感量增加；在低頻率時電感的效應不明顯，頻率逐漸增加時，電感對隨頻率變化的電流的阻礙作用也跟著增加，這樣我們可以想象一下，在芯片急劇動作時，電源瞬間變化的電流差很大，那么在供電路徑上的電感會呈現一個較大的阻抗，勢必會耗費部分電壓在這上面，這將意味著芯片將得不到足夠的供電電壓，信號的擺幅也會跟著跌低，這樣信號擺幅就會受到電源的調制而有可能無法保證一個有效的脈沖方波，對電路的危害是自不必言的，其實這也就是高速電路里所說的地彈，為了盡量避免地彈，保證每個芯片的耗電引腳都有濾波電容，并盡量降低電源內阻，具體做法是電源平面盡量保持完整，達到電感最小，電源層和地層相鄰放置，得到更大的對地電容，如此可以進一步降低電源內阻，抑制和屏蔽電源路徑上的噪聲。
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對于信號回流路徑，我想引用網友阿Ming在他的原創《高速PCB設計的疊層問題》里的敘述更為清楚：“如果我們將PCB的微帶線作為一個傳輸線模型來看，那么地平面也可看作是傳輸線的一部分，這里可用‘回路’的概念來代替‘地’的概念，地鋪銅層其實是信號線的回流通路。電源層和地層通過大量的去耦電容相連，在交流情況下，電源層和地層可以看成是等價的。在低頻和在高頻下的電流回路有什么不同呢？在低頻下，電流是沿著電阻最小的路徑流回，而在高頻情況下，電流是沿著電感最小的路徑流回的，也是阻抗最小的路徑，表現為回路電流集中分布在信號走線的正下方。

高頻下，當一條導線直接在接地層上布置時，即使存在更短的回路，回路電流也要直接從始發信號路徑下的布線層流回信號源，這條路經具有最小阻抗，即電感最小和電容最大。這種靠大電容來耦合電場，靠小電感耦合抑制磁場來維持低電抗的方法稱為自屏蔽�！�

到此，我們總結出3個與布局相關的因素以及它們的相關影響，圖示如下：

        |———布線長度——過沖
        |
        |                         |——過沖
/ T1 ]3 w3 D5 b; o  y6 ~布局----|———布線拓撲連接順序---|
        |                         |——非單調性
        |
        |                  |——地彈
9 S3 ~9 ~7 `" K; I        |———電源分割——|
+ y7 ?) n* P# m% @( |- M  \                           |——信號回流路徑

高速板級設計中布局的一個基本框架就比較清晰了，但相關說明和敘述都不太具體，例如過沖不僅僅和線長有關，和芯片的長線驅動能力和噪聲容限都密切相關，以及不同的拓撲連接的影響，這些更進一步的細化的討論將留給網友們來完善和補充，歡迎大家都來參與。

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